用“绕过阻滞”的旧尺子，无法全面商量评估一份“找到一个解法”的新答卷

文｜吴俊宇 谢丽容

裁剪 | 谢丽容

5月25日，半导体总裁发布的“韬(τ)定律”，回荡半导体界和本钱市集。

此次发布，恢复了六年前华为创举东谈主任正非的公开表态。2020年，华为被列入实体清单，险些从来不公开出头的任正非在当年常常接受中外媒体采访，屡次提到基础筹商，基础栽植，数学、物理，这些离其时险些接近断供的华为公司其实很远。

面对纷乱危险，企业的本能响应频频是向外界传递立即可见的自救信号——调换供应链、争取政策维持、发布替代决策。这些格式短期、即时，能够灵验踏实里面军心和外界信心。任正非反复强调的基础筹商命题，其时看来几许有点“不解觉厉”“远井不解近渴”。

六年后回看，政策和战术闭环了。

5月25日，何庭波对咱们说，华为里面有两个“十年判断”：第一，摩尔定律翌日十年内将“撞墙”——即便莫得外部阻滞，先进制程的经济与物理极限也会成为半导体全行业的共同不休；第二，2020年华为里面预判，逻辑折叠这一技能旅途需要十年材干取得突破。

本质进展比猜度要快，何庭波团队六年就作念出效果。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海想合座职工里面信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区也曾消失，每一个新址品一出身，将必须同步‘科技自强’决策。”

何庭波说，往日六年， 她有过颓丧的时候 。率先进制程的旅途被外力锁死，而摩尔定律自身又正在内行范围内撞上经济与物理的双重高墙，筹商标的一度被逼入死巷子。

如安在半导体工艺制程难以突破的情况下，完了代际性能晋升？变嫌来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

莫得电，莫得图灵力学，莫得当代机械，古东谈主仅凭对“山、水、势”的知悉，以无坝引水完了了自动分流、排沙、控流。她须臾意志到：当外部不休无法改变，管束问题的要津不在于恭候条目变好，而在于“要从头看这些（可利用的）条目，管束问题。”

“即便莫得出口管制，摩尔定律翌日十年也将成为通盘东谈主的不休。华为只是提前在这个不休下责任。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的蓄意成本、晶圆成本指数级攀升，单元晶体管成本下跌的速率已不可逆转地放缓。先进制程的经济普惠性正在终结，换言之，内行半导体行业本就站在范式回荡的门口。华为不外是因阻滞而被提前推过了门槛。

“产业的势必”与“华为的弥留”叠加效应，组成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔期间的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，何况也曾用381款量产芯片完成了可行性考证。何庭波在演讲后的换取中强调：“若是今天依然能够得到开端进的EUV光刻机，咱们是否还会走这条路？谜底是不一定。但历史莫得若是。恰正是失去了选定权，让咱们提前十年撞上了阿谁通盘玩家最终都要面对的问题。”

产业的势必，华为的弥留

即便莫得阻滞，摩尔定律也将在十年内撞墙，华为只是提前失去了选定权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

往日40年，摩尔定律之是以能够合手续鼓励通盘半导体产业发展，并不只是因为晶体管数目合手续增长。更要紧的是，晶体管密度晋升的速率历久快于制形成本飞腾的速率。这意味着，固然芯片制形成本会增加，但单元晶体管成本仍在合手续下跌，技能逾越所开释出的成本红利，能够被通盘产业链与铺张者分享。

“往日摩尔定律最大的上风，是能陆续把技能逾越带来的红利分享给通盘产业界。但今天，先进制程自身也曾越来越难连接开释这种红利。”何庭波说。

她觉得，在这种情况下，连接依赖几何缩微晋升性能，将不可幸免地投入“成本合手续飞腾”的旅途。比较之下，τ（韬）定律并不只纯依赖更腾贵的先进晶体管，而是通过逻辑折叠技能技巧，晋升晶体管密度，完了器件、电路、芯片和系统的蔓延和性能优化，从而完了半导体与电子系统的合手续演进。

摩尔定律近三年带来的经济收益在迟缓放缓。这亦然面前半导体行业公认的一个问题。半导体行业近五年有大都学术筹商。

海外顶级学术期刊《科学》2020年6月刊载了麻省理工学院讲授、图灵奖得主查尔斯·E·莱瑟森（Charles E. Leiserson）和英伟达、微软等筹商员共同发表的一篇论文——《摩尔定律之后，什么将驱动预计性能连接晋升？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

这篇论文的中枢不雅点是，“后摩尔期间”预计性能的晋升，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸合手续缩小。

和上述不雅点类似，华为里面的判断是，摩尔定律将在十年后“撞墙”。

固然先进制程仍然能够合手续晋升晶体管密度、性能与能效，但每一代制程节点所需要付出的蓄意成本、制形成本与本钱开支正在快速飞腾。尤其是在半导体工艺投入5nm、3nm乃至2nm阶段后，先进制程的成本在显贵提高。

海外半导体考虑机构IBS（International Business Strategies）2022年数据显现，7nm芯片蓄意成本约为2.49亿好意思元，5nm约为4.49亿好意思元，3nm约为5.81亿好意思元，2nm约为7.25亿好意思元。

海外半导体智库安全与新兴技能中心（CSET，Center for Security and Emerging Technology）筹商显现，台积电7nm 300mm晶圆成本约为9346好意思元，5nm约为16988好意思元。海外半导体市集调研机构 TrendForce数据则显现，3nm晶圆价钱已达到约2.5万—2.7万好意思元，2nm约为3万好意思元。

摩尔定律往日的性能晋升与单元成本同步下跌的行业普惠效应，正在不可逆转地合手续减弱。投入先进制程期间后，唯有少数头部晶圆代工场，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能合手续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被动驱动尝试寻找另一条道路——不再只是追求单元面积内晶体管数目的增加，而是通过捏造系统中的“时刻成本”连接晋升性能。在这种配景下，韬(τ)定律诞生了。

需要厘清的一个表面事实是，澳门永利皇宫中国官网入口韬（τ，也即是tau，也被称为时刻常数）这一看法并不是华为初度提议。

在电子学与半导体领域，τ历久被用于描画电路中的时刻蔓延，以及RC（电阻、电容）脾气对信号传播速率的影响。往日几十年，围绕捏造时刻蔓延，半导体行业也曾积蓄了大都筹商，包括互连优化、时序优化、先进封装、近距通讯、异步预计与数据流架构等标的。它们的共同筹划，都是捏造信息在器件、电路、芯片与系统中的传播时刻成本。

多位芯片工程师对咱们提到了他们对韬(τ)定律的看法。他们提到，以捏造时刻蔓延为中枢的优化想路在行业内并非全新看法。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的混杂键合（Hybrid Bonding）等技能，也曾在不同进度上践诺了这一标的。

一位芯片工程师提到，HBM在垂直方朝上堆叠多个DRAM（动态就地存取存储器）访佛封装的3D技能、AMD公司当今倡导Hybird Bonding（混杂键合，通过铜对铜平直金属邻接与二氧化硅等介电材料）都选定了类似想路。

不外，在摩尔定律历久合手续灵验的阶段，这些技能更多被视为工艺制程下跌的赞助优化，并不是产业演进的中枢干线。华为的绝顶之处在于，第一次提议要把“韬(τ)定律”当作演化主要标的。

2019年被列入实体清单后，靠近全面断供的华为公司不得不尝试另一条道路——不再只追求单元面积内晶体管数目的增加，而是通过捏造系统中的“时刻成本”连接晋升性能。

韬(τ)定律始于芯片又不啻于芯片。何庭波尤其强调韬(τ)定律带来“Cost Effective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的时刻常数优化，捏造对高成本制造器用的依赖。

它的完好设计是，从晶体管、电路、芯片、系统等各个方面把“捏造τ”当作和解优化筹划。具体来说，在晶体管层捏造开关蔓延，在电路层捏造RC传播蔓延，在芯片层捏造预计与访谒蔓延，在系统层捏造同步与通讯蔓延。

因此，韬(τ)定律还被欺诈在更大的预计系统内——它包括超节点甚而是算力集群。

预计始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们甩手信号开关。一枚芯片再通过封装技能与HBM等器件邻接在一谈。数十枚芯片被部署进一个做事器机柜，多个机柜组成一个超节点，成百上千个超节点进一步邻接成大范围算力集群。从晶体管的信号传输，到算力集群的高效婉曲Token（词元），通盘过程本质上都是在镌汰数据与信息的传输时刻。

算力，早也曾不只是通过芯片这个单点晋升，而是需要依靠系统工程材干全面晋升。

为什么是麒麟芯片？

手机芯片单元面积和功耗预算极为有限，物理不休使手机SoC的蓄意难度远高于AI算力芯片。若是麒麟能作念到，将是最佳的考证

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠改良的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026即是基于韬(τ)定律改良的芯片，它也曾完了了量产。

证据华为方面露馅的信息，麒麟2026晶体管密度晋升53%，主频晋升接近13%。

何庭波在中国科学院科技论文预发布平台上发表的签字论文《多层电子系统的时刻缩微表面》（A Time Scaling Theory for Multi-Layer Electronic Systems）显现，麒麟2026的性能晋升，往日需要“三年的几何缩微”材干完了。

在这篇论文中，何庭波给出了麒麟系列芯片翌日几年的道路图——麒麟CPU性能中枢频率正从往日依赖平面（Planar）架构的小幅晋升，转向依赖LogicFolding（逻辑折叠）的三维集成道路。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030 Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年驱动，采纳逻辑折叠技能的麒麟芯片主频瞻望将晋升至3.1GHz，并在2029年进一步迈向4GHz。

华为官方面前并莫得露馅这些芯片翌日所对应的工艺制程。

但华为关连东谈主士对咱们线路，在不只纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在连接晋升。然而和传统工艺制程平直对比，博亚体育app官方网站并不合适韬(τ)定律的发展旅途。“捏造τ”才是后续演进的要津。

按照何庭波的说法，“捏造τ”的要津技能是逻辑折叠。

逻辑折叠，指的是把正本在一块die（裸片）上张开的逻辑电路，从头切分在险峻两层裸片中进行高密度的逻辑蓄意。它需要要津旅途、时钟树、数据总线一谈参与从头蓄意，进而让两层共同组成一个和解逻辑系统。

这种作念法的中枢机议是镌汰信号传播时刻，而不只是增加封装密度。它更接近于把一个逻辑系统折叠竖立体结构，而不是简便地把两个芯片堆叠或邻接。

何庭波觉得，一个常见扭曲是，把逻辑折叠和2.5D/3D封装或其他技能同日而谈。在她看来，Folding（折叠）与Stacking（堆叠）并不不异。堆叠更像是多个模块的封装邻接，而折叠则更像是将一个正本平面的逻辑系统，在三维空间中从头蓄意。

华为半导体首席科学家廖恒评释，逻辑折叠的要津在于险峻两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个邻接，其中约500万-1000万个被用于信号通讯，远高于3D封装中两个die之间几万至几十万个邻接的量级。

面前，现时行业主流2.5D/3D封装的作念法是先完成沉寂芯片蓄意，再将不同裸片邻接在一谈。裸片之间的Hybrid Bonding（混杂键合，在极小空间内完了极高密度、低功耗的三维芯片堆叠）间距等闲在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die里面金属层互连模范与die间键正当式之间的比例），完了了接近芯片里面互联级别的垂直邻接，而不只是传统预料上的封装堆叠。

为了简便阐明逻辑折叠与传统2.5D/3D封装的各别，廖恒打了一个“电梯”的譬如。

他把逻辑折叠险峻两层die之间的邻接，形容成两座城市之间的电梯系统。在现时主流2.5D/3D封装技能中，两层die之间等闲唯有几万到几十万个邻接，类似于“两座城市之间唯有几万部电梯”。但在麒麟2026的逻辑折叠蓄意中，相等于两座城市之间，领有了500万到1000万部着实运送信息的电梯。

麒麟2026上的逻辑折叠线路图

一位半导体工程师提到，从面前华为露馅的信息来看，逻辑折叠的特质是，在于从电路布线与互聚拢构等多个层面，尽可能镌汰信号在不同门电路之间的传播旅途。

在传统平面芯片中，若是两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这不错镌汰要津旅途的信号传播时刻。

他进一步评释，若是这种优化能够在大都基础电路单元中合手续完了，就意味着芯片里面不错陆续轻松时刻预算，靠拢先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装各别，在芯片制造的具体践诺上有哪些本质各别？

咱们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200 GPU和一枚Grace CPU通过NVLink-C2C 高速互连和2.5D/3D混杂封装技能集成为一个超等芯片系统。其中B200芯片由两块完好的GPU die通过硅桥超高密度邻接而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于十足不同的业务场景。前者被用于数据中心，后者被用于手机，两者不成减弱同日而谈。但在技能旨趣上不错对两款芯片的die邻接神气进行区分。

但面前各家露馅的技能上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上从头组织电路、时钟树与信号旅途，让险峻两层die共同组成一个和解逻辑系统。

需要强调的是，麒麟之前，华为也曾基于“韬(τ)定律” 蓄意并量产了381款芯片，和它们不同，麒麟芯片是对外公开考证的第一站，关于华为公司来说本质上是一次“压力测试”。

用最难的芯片，接受最大面积的用户考证，这或者基于华为的三重政策考量。

其一，以铺张端高端旗舰居品的交易化落地，向险峻游产业链、投资市集与行业生态开释笃信性信号，最大化提振产业链和学界信心，加入新道路的筹商和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产训戒系统化、标准化，千里淀出一套可复制、可迁徙、可通用的三维逻辑蓄意模范论，完成从单点技能突破到体系化工程智商的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢中枢工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA器用、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大范围、全场合的国产化替代与产业范式转型铺平谈路。

简便说，基于“韬(τ)定律”的新芯片蓄意道路，要完成从“技能备胎”到“产业新标准”的政策升级，麒麟是最稳妥的公开考证第一芯。

一家公司作念不完，通盘行业一谈走

“韬(τ)定律”的着实预料，不在于它宣告了一个“换谈超车”的传闻，而在于它揭示了一个被阻滞提前催化，却最终属于通盘产业的命题

“韬(τ)定律”从被提议，到被半导体行业宽阔招供和接受还有很长的一段路要走。

华为里面的气派是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要器用链、制造链、封装链、系统链共同演进，最终形成产业共鸣与生态协同。

何庭波的气派是，韬(τ)定律不是华为一家公司能完成的，翌日十年“莫得一个公司能完成通盘谜底”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装技能变化，它对芯片前端（Front End）与后端（Back End）的蓄意模范论（Design Methodology）都提议了新的要求。

往日六年，华为也曾尝试开发部分里面器用（In-house Tool），但距离老到仍有很大空间。何庭波觉得，“若是莫得通盘Design Methodology，包括Tool Chain（器用链）的维持，黑白常难以完成的。”因此，华为选定在ISCAS 2026这个学术会议上公开这一技能道路，但愿蛊惑更多学术界与产业界共同参与。

以EDA（电子蓄意自动化）器用为例，它是芯片蓄意必不可少的一环。

华为无线结尾芯片及管束决策首席架构师黄勇甚而觉得，逻辑折叠从表面或看法走向本质居品，通盘器用链是最大的挑战之一。

因为，传统芯片蓄意历久开荒在二维平面蓄意基础之上，而逻辑折叠需要从头处理跨层逻辑辞别、时钟树、数据总线以及供电与热管束等问题。

黄勇先容，华为面前在传统EDA智商之上，叠加里面自研器用、外部伙伴相助以及东谈主工参与的工程模范，率先完了部分逻辑折叠收益。但若是想把逻辑折叠的“全部收益”拿出来，需要对传统器用发生“Fundamental（根人道）改变”。

行业生态的蛊惑力则需要实战收效考证。一位半导体工程师线路，华为公布韬(τ)定律之后，他仍合手不雅望气派，他但愿看到下半年华为麒麟2006的本质性能进展。另一位半导体工程师的气派是，半导体工艺和制造的突破，一建都靠数目、时刻堆出来的。

当咱们问到，英伟达的Nvlink 72芯片互联技能、HBM垂直叠增加层DRAM等神气能否被觉得是捏造时刻蔓延时，廖恒觉得，在往日50年间，捏造时刻蔓延这个想路一直是存在且应用的。每一次有了新的节点的技能，都是改进了时刻，这即是闭幕，但不代表技能自身的意图即是为了改进这个时刻。

廖恒强调，在传统旅途下，每当行业想得到更高性能时，第一响应历久是几何缩微。这也曾形成了一种旅途惯性（Momentum Inertia）。但若是从率领原则层面，把时刻当作中枢机议去想考，会发现新的东西。因为当意图变了，就会从不同角度去寻找管束决策。

管束问题的过程是通盘产业共同起劲的闭幕。寰宇上莫得任何一家公司或者任何一个超等科学家不错管束通盘的问题。

廖恒觉得，摩尔定律提议60年之后，半导体行业的问题并莫得结尾。通盘行业一直是摸着石头过河，遇到一个问题管束一个问题。这是通盘产业共同起劲的闭幕。韬(τ)定律翌日面对的情况亦然类似的。

5月26日，北京大学集成电路学院团队秘书在面向逻辑折叠的“真3D”EDA标的取得要津突破，提议区别于传统“赝3D”堆叠的真三维蓄意经过，维持标准单元级跨die辞别与三维空间协同优化，可显贵镌汰线长、改善时序并优化散热，平直补皆逻辑折叠从架构立异走向工程化、范围化最要津的器用链短板。

简便说，北大团队突破了适配华为逻辑折叠的专用蓄意器用，卤莽了传统堆叠只可拼整块芯片的局限，当今能把芯片最基础的电路单元解放拆分、立体排布，大幅提速、降蔓延、优化散热，补上了逻辑折叠技能大范围量产最缺的器用短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的政策重点完成了从“替代”到“界说”的位移。这种位移的本质，是在摩尔定律普惠性终结、先进制程经济门槛合手续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的道路”演进为“产业的标准”，取决于三个变量的协同演化：EDA器用链能否完成从2D到3D的根人道重构，蓄意模范论能否跨越平面期间的旅途依赖，以及产业链险峻游是否自大在新坐标系中从头校准各自的技能路标。北大的EDA突破是一个积极的信号，但距离形成完好的生态闭环，仍有大都工程空缺需要填补。

当咱们问到，学界和产业链对华为逻辑折叠技能的迭代维持，还有哪些是需要去攻破，时刻还有多久时，何庭波回答：“照实各个方朝上都会有清贫和挑战，但这条路应该是通的，时刻是咱们的一又友。”——在半导体行业，这句话的另一种表述是：莫得捷径，唯有积蓄。